Verilog教程

Verilog是一种硬件描述语言。它是一种描述数字系统的语言，如网络交换机、微处理器、存储器或触发器。我们可以在任何级别上使用HDL描述任何数字硬件。在HDL中描述的设计是独立于技术的，非常易于设计和调试，并且通常比原理图更有用，特别是对于大型电路。

什么是Verilog?

Verilog是一种硬件描述语言(HDL)，用于描述数字系统，如网络交换机、微处理器、存储器、触发器。

Verilog开发的目的是简化过程，使HDL更加健壮和灵活。今天，Verilog是整个半导体行业使用和实践的最流行的HDL。

高密度脂蛋白通过允许工程师描述所需硬件的功能，并让自动化工具将这种行为转化为实际，从而增强设计过程硬件比如组合门和顺序逻辑。

Verilog就像其他硬件描述语言一样。它允许设计人员以自底向上或自顶向下的方法设计设计。

• 自底向上的设计:传统的电子设计方法是自下而上的。每个设计都使用标准门在门级执行。本设计提供了一种新的结构、层次设计方法。
• 自顶向下的设计:它允许早期测试，容易地更改不同的技术，结构化的系统设计，并提供许多其他好处。

Verilog抽象级别

Verilog支持许多抽象级别的设计，例如:

• 行为水平
• 过户水平
• 门级

行为水平

行为层通过并行算法行为地描述系统。每个算法都是顺序的，这意味着它由一组执行的指令组成。函数、任务和块是主要元素。没有考虑到设计的结构实现。

过户水平

使用寄存器传输级的设计通过操作和寄存器之间的数据传输来指定电路的特性。

RTL代码的现代定义是“任何可合成的代码都被称为RTL代码”。

门级

系统的特征是由逻辑链路及其在逻辑层中的时序属性来描述的。所有信号都是离散信号。它们只能有明确的逻辑值(' 0'，' 1'，' X'， ' Z ')。

可用的操作是预定义的逻辑原语(基本门)。门级建模可能不是逻辑设计的正确思路。门级代码是使用合成工具等工具生成的，他的网络列表用于门级模拟和后端。

Verilog的历史

• Verilog HDL的历史可以追溯到20世纪80年代，当时一家名为Gateway Design Automation的公司开发了一种逻辑模拟器Verilog- xl和一种硬件描述语言。
• Cadence Design Systems在1989年收购了Gateway，并获得了该语言和模拟器的权利。1990年，Cadence将该语言纳入了公共领域，意图使其成为一种标准的非专有语言。
• Verilog HDL现在由一个非盈利组织Accellera维护，该组织由Open Verilog International (OVI)和VHDL International合并而成。OVI的任务是使语言通过IEEE标准化程序。
• 1995年12月，Verilog HDL成为IEEE标准1364-1995。修订后的版本于2001年发布:IEEE Std. 1364-2001。2005年又作了进一步修订，但只增加了一些小改动。
• Accellera还开发了一个新标准SystemVerilog，它扩展了Verilog。
• SystemVerilog于2005年成为IEEE标准(1800-2005)。

Verilog有什么用处?

Verilog创建了一个抽象级别，帮助隐藏其实现和技术的细节。

例如，D触发器设计需要了解晶体管需要如何排列以实现正边触发FF，以及将该值锁到触发器上所需的上升、下降和CLK-Q时间，以及许多其他面向技术的细节。

功耗、时序、驱动网络和其他器件的能力也需要对晶体管的物理特性有更全面的了解。

Verilog帮助我们将注意力集中在行为上，而将其余的事情留待以后整理。

先决条件

在学习Verilog之前，您应该具备VLSI设计语言的基本知识。

• 你应该知道逻辑图是如何工作的，布尔代数，逻辑门，组合和顺序电路，运算符等。
• 您应该了解静态时序分析概念，如设置时间、保持时间、关键路径、时钟频率限制等。
• ASIC和FPGA基础知识，综合和仿真概念。

观众

我们的Verilog教程旨在帮助初学者、设计工程师和验证工程师，他们愿意学习如何在Verilog HDL中建模数字系统，以实现自动合成。在本教程结束时，您将获得Verilog的中级专业知识。

问题

我们向您保证，您不会发现任何问题与Verilog教程。但如果有任何错误，请将问题贴在联系表格上。